องค์ประกอบของฮาร์ดแวร์ระบบ
ตัวรับส่งสัญญาณความเร็วสูงแต่ละตัวประกอบด้วยสองช่องทาง: เครื่องส่งสัญญาณและตัวรับสัญญาณ เครื่องส่งสัญญาณและตัวรับสัญญาณประกอบด้วยแผ่นย่อยการเข้ารหัสทางกายภาพ (PCS, P-field Si-Cal Coding Sublayer) และที่เก็บข้อมูลเพิ่มเติมของสื่อทางกายภาพ (PMA, Physic-Cal Media เพิ่มเติม Sublayer)
PCS รวมถึงการใช้งานตรรกะหลักของฟังก์ชั่นดิจิตอลในตัวรับส่งสัญญาณที่เข้ากันได้กับโปรโตคอลที่รองรับและช่องทางการส่งรวมถึง FIFO ชดเชยเฟส, ซีเรียลไลเซอร์ไบต์, ตัวเข้ารหัส 8B / 10B และโมดูลอื่น ๆ ช่องทางการรับรวมถึงตัวจัดแนวคํา, อัตราการจับคู่ FIFO, ตัวถอดรหัส 8B / 10B, การยกเลิกสตริงไบต์, ตัวเรียงลําดับไบต์, FIFO ชดเชยเฟสและโมดูลอื่น ๆ
PMA ประกอบด้วยวงจรอะนาล็อกสําหรับบัฟเฟอร์ I/O, CDR, SER/DES และน้ําหนักล่วงหน้าที่ตั้งโปรแกรมได้และการทําให้เท่าเทียมกันเพื่อเพิ่มประสิทธิภาพของช่องข้อมูลอนุกรม
เมื่อช่องรับส่งสัญญาณอุปกรณ์ทํางานข้อมูลขนานเอาต์พุตในสถาปัตยกรรม FPGA จะถูกส่งผ่าน PCS และ PMA เครื่องส่งสัญญาณและในที่สุดก็แปลงเป็นข้อมูลอนุกรมที่จะส่งออก ข้อมูลอนุกรมอินพุตที่ได้รับจะถูกประมวลผลโดย PMA และ PCS ของผู้รับในรูปแบบข้อมูลอนุกรมและส่งไปยังสถาปัตยกรรม FP ภายในสําหรับการประมวลผลต่อไป
การผสานรวม FPGA
ตัวรับส่งสัญญาณความเร็วสูงใช้กันอย่างแพร่หลาย การใช้ดิสก์โซลิดสเตทอินเทอร์เฟซ SATA ตาม FPGA เป็นตัวอย่างดิสก์โซลิดสเตทอินเทอร์เฟซ SATA คือการพัฒนาแนวโน้มในอนาคตในขณะที่ตัวรับส่งสัญญาณอนุกรมความเร็วสูงตระหนักถึงโหมดการจัดเก็บแกน IP ของ SATA และตัวรับส่งสัญญาณความเร็วสูงเป็นองค์ประกอบสําคัญของการใช้งานโปรโตคอล SATA ข้อมูลอนุกรมโปรโตคอล SATA ทํางานที่อัตราการส่งผ่าน 1.5-6Gbit/s ซึ่ง FPGA ไม่สามารถรับรู้ได้โดยตรง เพื่อตอบสนองความต้องการนี้ผู้ผลิต FPGA หลายรายได้รวมอุปกรณ์ทางกายภาพความเร็วสูงทั่วไปภายใน FPGA และให้โหมดการกําหนดค่าที่ยืดหยุ่นเพื่อให้บรรลุฟังก์ชั่นที่คล้ายกันมากมาย
